HOREXSのグループ
March 11, 2021
半導体工業は高度の包装の努力、新しく、複雑なチップ デザインと広まるようになっているアプローチを強化している。
鋳物場、OSATsおよび他は高度の実装技術の次の波を、2.5D/3D、chipletsおよびファン・アウトのような出して、性能を改善すると約束する力を減らすためによりエキゾチックな実装技術を開発して、製品化までの時間を改善する。各パッケージのタイプはさまざまなトレードオフと異なっている。の前にように、高度の包装の後ろの考えはシステム レベルの設計を作成するパッケージで複雑なダイスを組み立てることである。しかし高度の包装はある技術的なおよび費用の挑戦に直面する。
高度の包装は新しくない。幾年もの間、企業はずっとパッケージでダイスを組み立てている。しかし高度のパッケージは要すること当然の上限の適用のために普通使用された。
、今日高度の包装が複雑なチップ デザインをいくつかの理由で開発する可能なオプションになっているけれども。通常、設計を進めるために、企業は破片のスケーリングを使用して単一の単一に異なった機能に合うためにシステムオンチップ（SoC）を死ぬ発達させる。しかしスケーリングは各ノードでより困難、に高くなって、スケーリングからすべてが寄与しない。
典型的な例:Intelの破片のスケーリングの長い間の支持者は、さまざまな製造の故障による10nmプロセスの複数の遅れに出会った。Intelは今10nm設計を増やが、最近収穫問題の中の7nmを遅らせた。会社が誓う間、問題を解決し、また包装の努力の強化によって破片のスケーリング、と続くために賭を両掛けしている。
サムスンおよびTSMCの2つの他の先端のチップメーカーはのおよび向こう破片のスケーリング5nmと、前方に動いている。しかしサムスンおよびTSMC、また他の鋳物場はまた、彼らの包装の努力を拡大している。そして第三者の包装サービスを提供するOSATsは新しい高度のパッケージを開発し続ける。
高度の包装でチップ デザインのあらゆる問題を解決できない。まだ量る破片は選択に残る。変わっている何が、新しいパッケージの技術がである競争あるかけれども。
「包装はノードを縮める好みがもはや明確な選択のとき実際に必要」、言った、金Yessを醸造業者科学のWLP材料の常務取締役であるものを達成する次の段階である。「性能の結果はより強く、より低い費用の所有権が」。はあるように創造的な建築包まれるべき活動的な、受動装置の成長した大量の製造業を可能にすることができる
誰もパッケージのタイプはすべての必要性を満たすことができる。「選択は包装の建築が見える筈だものに定める適用に依存している。それは性能にでほしいあなたが端装置のために必要とし、形式要素」とものについて完全にあるYessは言った。
従って、売り手は複数のタイプを開発している。最も最近の技術の一部はここにある:
ASEおよびTSMCはケイ素橋とのファン・アウトを開発している。ファン・アウトがパッケージのダイスを統合するのに使用され橋は別のものに1つからの関係を死ぬ提供する。
TSMCは2.5Dのためのケイ素橋を、上限積み重ねの技術死ぬ発達させている。
何人かの会社はchiplets、ダイスを統合し、パッケージの接続する方法を開発している。Intelおよび他はchipletsのための新しいダイスにダイスの結合specsを開発している。
光学インターネットワーキングのフォーラム（OIF）はchipletsのための新しいダイスにダイスspecsを開発し、新しいコミュニケーション設計を可能にする。
包むなぜか。
長年に渡って、チップメーカーはより多くのトランジスター密度の新しいプロセスの技術を18かから24か月毎にもたらした。この調子で、売り手はそのプロセスに基づいて新しい破片を導入しより多くのトランジスター密度の装置および大きな価値の新しい電子プロダクトを可能にする。
しかし高度ノードでこの方式を維持することは困難になっている。破片はより小さい特徴とより複雑になり、ICの設計および製造原価は急騰した。同時に、十分に量られたノードのための調子は18か月から2.5年をからまたはより長く拡張した。
「今日起こっている45nmと5nmを比較すれば、私達はウエファーの費用の5X増加を見る。それはその装置を作るために必要な処理ステップの数が原因である」ベンRathsack、副大統領そしてTELアメリカの副部長を言った。
急上昇した設計費用のために、少数の売り手は先端装置を発達させることをできることができる。多くの破片は高度ノードを要求しない。
しかし多くの設計はまだ高度プロセスを要求する。「ムーアの法律を次、スケーリングか革新が停止していると考える。正直に、それは本当ではない。彼らがいかに広がっているか装置の量は強い率で育って」、とRathsackは言った。
スケーリングは多数が高度の包装のような代わりを捜しているが、新しい設計のための選択に残る。「大きいより運動量代替案を探検するためにより多くの適用のより多くの顧客を運転している、高い出血端のケイ素の単一ダイスの解決」、はウォルターNGのUMCの事業開発の副大統領を言った。「私達はより複雑な機能性を必要とすることの方向で常に動く。それは普通より大きい破片を意味する。私達は費用および力の同じ挑戦と来た次の技術ノードに移住する機能とのそれを常に管理したあることが。私達はポイントにその能力がもはや実行可能であり始めないし、代替案がなるなっているところに今である。革新的な結合のアプローチとつながれる高度の包装の解決はそれらの魅力的な選択枝のいくつかを提供している。しかし私達は含まれた破片の経済学が最終的な実施を」。定めることを心に留めておく必要がある
長年に渡って、包装は考え直しだった。それはダイスを単に内部に閉じ込めた。そして製造流れで、すてきののウエファーのチップメーカーのプロセス破片。それから、破片は簡単で慣習的なパッケージでさいの目に切られ、組み立てられる。
慣習的なパッケージは成長し、安価であるが、電気性能および結合密度で限られる。それはところ高度の包装適合である。それはシステムのより多くのI/Osの高性能を可能にする。
2.5D対ファン・アウト
複数の高度の包装タイプは2.5D/3Dおよびファン・アウトのような市場に、ある。タイプは両方ともより多くの機能の方におよびI/Os、支持のより大きく、より複雑なダイス動いている。
ファン・アウトはダイスがウエファーで包まれるウエファー レベルの実装技術である。包装の景色では、上限スペースへの中央のファン・アウト適合。Amkor、ASE、JCETおよびTSMCはファン・アウト パッケージを販売する。
ファン・アウトの1つの例では、ドラムはパッケージの論理チップで積み重なる死ぬ。これは論理に近い方の記憶を持って来、より多くの帯域幅を可能にする。
ファン・アウト パッケージはダイスおよび再分配の層（RDLs）から成っている。RDLsは銅の金属電気で相互に連結する別のものにパッケージの1部を接続するためにそれをである。RDLsは金属の跡の幅そしてピッチを示すスペース測定される、およびラインによって。
ファン・アウトは2つの区分に裂ける—標準的な、高密度。消費者および移動式適用のために目標とされて、標準密度のファン・アウトは少数により500 I/OsおよびRDLs大きいより8μmのラインおよびスペースが付いているパッケージと定義される。上限のappsのために連動させられて、高密度ファン・アウトにRDLs 8μm以下ラインおよびスペースとの以上500 I/Osがある。
上限で、売り手は2μmのライン/スペースおよび向こうでRDLsのファン・アウトを開発している。「今日の帯域幅および入力/出力の条件、RDLの輝線幅およびピッチの条件に遅れずについていくためにますます縮まって、より小さい輝線幅を可能にするために処理している銅のダマスカスを使用してBEOLの関係に同様に処理されている」サンディWen、Coventorのプロセス統合エンジニア、ブログの逃亡Research Companyを、言った。
ファン・アウト パッケージを作るためには、ダイスはエポキシ型の混合物を使用してウエファーそっくりの構造に置かれる。RDLsは形作られる。パッケージを形作る個々のダイスは切られる。
ファン・アウトにある挑戦がある。ダイスが混合物に置かれるとき、プロセスの間に動いてもいい。呼ばれる転位この効果は、収穫に影響を与えることができる死ぬ。
同時に、ファン・アウトは入力/出力の計算で限られた。今度は、高密度ファン・アウトはより高い入力/出力の計算の方に動いて、2.5Dによって握られる上限の領域に侵入している。
2.5Dは上限積み重ねのパッケージの技術死ぬである。ファン・アウトは2.5Dを転置しない。しかしファン・アウトは2.5Dのようなインターポーザーを要求しないので、比較的安価である。
それにもかかわらず、高密度ファン・アウトはより大きいパッケージを要求するより大きい破片支えている、および多くを。通常、包装のコミュニティは言葉「レチクル」をここに使用する。破片の生産で使用されて、レチクルかマスクはICの設計のマスターの型板である。レチクルは大体858mmの²まで死ぬために収容サイズできる。ダイスがより大きければ、チップメーカーは複数のレチクルの破片を処理する。
例えば、大きい破片は2つのレチクル（2Xレチクルのサイズ）を要求するかもしれない。それから、高いプロセスである生産の流れで、2つのレチクルは別に発達し、一緒にステッチされる。
その間TSMCは1.5Xレチクルのサイズのファン・アウト パッケージを出荷している。Q4の生産に1.7Xレチクルのサイズを今年持って来るために「私達は目標とする包装」ダグラスYuをTSMCの統合された結合の副大統領及び言った。「2.5XレチクルQ1 『は21によって修飾される』。
より大きいファン・アウト パッケージは顧客にある新しい選択を与える。私達を高い帯域幅の記憶（HBM）のパッケージがほしいと思うと言うことを許可しなさい。HBMでは、ドラムのダイスは互いの上に積み重なり、システムのより多くの帯域幅を可能にする。
HBMは上限および高い2.5Dパッケージに主にある。今度は、より大きいパッケージのサイズと、ASEおよびTSMCはHBMを支えるless-expensiveファン・アウト パッケージを開発している。
他の新しい選択がある。ASEおよびTSMCはケイ素橋とのファン・アウトを開発している。Intelはケイ素橋を発達させる最初の会社だった。上限のパッケージで見つけられて、橋はパッケージの別のものに1つを死ぬ接続するケイ素の小さい部分である。橋は2.5Dインターポーザーより安い代わりとして置かれる。
橋はファン・アウトに新しい機能性を持って来ると約束する。例えば、TSMCの従来のファン・アウトは2μm-2μmライン/スペースで3つのRDLの層の40μmピッチを特色にする。「（TSMCのケイ素橋）技術は25μmに破片区域を救うためにローカル ピッチを減らすことができる。0.4μmおよび0.4μmのRDLラインそしてスペースは大いにより高い結合密度を提供する」とYuは言った。
その間2.5Dはなくなっていない。一部はより多くのI/Osの巨大な装置建築を開発している。とりあえず、2.5Dはここに唯一の選択である。
2.5Dでは、ダイスはによケイ素のvias （TSVs）を織込んでいるインターポーザーの上に積み重なる。インターポーザーは破片とより多くのI/Osおよび帯域幅を提供する板間の橋として機能する。
1つの例では、売り手は4つのHBMの立方体とのFPGAを組み込むことができる。単独で1つの立方体では、サムスンで最も最近のHBM2Eの技術は互いで8つの10nmクラスの16ギガビットのドラムを死ぬ積み重ねる。ダイスは40,000 TSVsを使用して接続され、3.2Gbpsのデータ転送速度を可能にする。
ファン・アウトのように、2.5Dはまた拡大している。例えば、TSMCは顧客により多くの選択を与える2.5Dのためのケイ素橋を発達させている。TSMCはR & Dの3.0Xレチクルのサイズ（8 HBMs）の1.5Xレチクル版（4 HBMs）を用意している。
結局2.5Dは上限のための選択に残るが、ファン・アウトはギャップを閉めている。従って2.5Dに対して積み重なるファン・アウトはいかにか。ペーパーでは、ASE —ファン・アウト技術FOCoSを呼ぶかどれが—2.5D対2つのファン・アウト パッケージのタイプ（破片最初および破片最後）比較される。各パッケージはASICおよびHBMから成っている。目的はそり、低k誘電性の圧力、interposer/RDLの圧力、共同信頼性および熱性能を比較することだった。
「コンボ間のより小さいCTEの不適当な組み合わせによる2.5Dが死に、旋回待避の基質」、はより低い2つのFOCoSのパッケージのタイプのそりペーパーのASEの魏洪Laiを言った。「破片最初のためのFOCoSの（低k）圧力および破片最後は2.5Dより低い」。
2.5Dのための相互連結の銅にファン・アウトより低い圧力があった。「2.5Dに、破片最初FOCoSおよび破片最後のFOCoSに同じような熱性能があり、すべては強力な適用のために十分によい」とLaiは言った。
より多くの選択chiplets、一口
2.5Dおよびファン・アウトのほかに、顧客はまた注文の高度のパッケージを開発できる。選択は3D IC、chiplets、複数の破片モジュール（MCMs）およびシステム パッケージ（一口）を含んでいる。厳密には、これらはパッケージのタイプではない。それらは注文のパッケージを開発するのに使用される建築または方法である。
一口は注文のパッケージであるまたはモジュールは、それASEに従って機能電子システムかサブシステムから、成っている。一口は異なった装置、受動態および結合の機構を含むかもしれない道具箱でいろいろ技術をとりわけ含む。これらの選択から選んで、顧客は条件に一致させるために注文の一口のパッケージを開発できる。
Chipletsは別のもの選択である。chipletsによって、チップメーカーはモジュラー ダイスのメニュー、か図書館のchipletsが、あるかもしれない。Chipletsはさまざまなノードで異なった機能があることができる。顧客はchipletsを組み合わせ、ダイスにダイスの結合の機構を使用して接続できる。
場合によっては、chipletsは大きな問題を解決できる。高度ノードで、単一は大きく、高い死ぬ。chipletsを使うと、顧客はそれによりコストを削減するおよび収穫を後押しするより小さい部分に死ぬ、より大きいの分割できる。「私達はchipletが部品に単一ダイスを分解して、が次に部品を製造している、まだ単一として死ぬ」、作用すると言うのを好む大統領1月VardamanをTechSearchインターナショナルの言った。
他の利点がある。「最終的に、実装技術は増加する密度および減少力についてあり、単一SoC.の機能性に一致させるか、または超過する機能性とパッケージで接続されるようにchipletsがする。このアプローチへの利点は最近の提示にIntelで低価格の、より大きい柔軟性そしてより速い製品化までの時間」、プロセスおよびプロダクト統合のRamune Nagisettyを言った、ディレクターを、含める。
chipletのアプローチを使用して、売り手は3D ICかMCMsを開発できる。MCMsダイスを統合し、モジュールの接続するため。3D-ICは複数の形態入って来ことができる。それはパッケージで記憶の論理か論理の論理を積み重ねることを含むかもしれない。
Intelはさまざまなchipletそっくりの建築を開発した。会社は自身のIPのブロック、ケイ素橋およびダイスにダイスの結合の技術を含むこれらの建築を、開発する社内の部分がある。
図1:Intelの橋およびFoverosの技術を使用して2.5Dおよび3D技術。源:Intel
ダイスにダイスの結合は重大である。それはパッケージの別のものに1つを死ぬ結合する。各成っている物理インターフェイスが付いているIPのブロックから死になさい。1つは短い範囲ワイヤーによって別のものと共通インターフェイスと伝達し合うことができる死ぬ死ぬ。
企業は複数の成長ダイスにダイス インターフェイス技術高度インターフェイス バス（AIB）、ワイヤー（弓）の束、CEI-112G-XSRおよびOpenHBIである。
開いたドメイン スペシフィックの建築（ODSA）のグループはこれらのの2つをインターフェイス弓およびOpenHBI開発している。OpenHBIはHBMの標準から得られるダイスにダイスの結合の技術である。弓はさまざまなパッケージを支える。両方ともR & Dにある。
Intelのダイスにダイスの技術はAIBと呼ばれる。IntelはまたAIB迎合的なchipletsかタイルを発達させている。会社はトランシーバー、データ変換装置、ケイ素のphotonicsおよび機械学習の加速装置のような仕事の10の10枚のタイルを、もっと発達させた。
chipletsを開発するためにIntelが部分を置き続ける間、他の装置メーカーはまたAIBの技術を得、専有物または第三者IPを使用して同じような建築を開発できる。
Intelに内部プロダクトのためのAIBへのアクセスがある。AIBはまたオープンソース、破片の同盟のウェブサイトの第三者のためのroyalty-free技術として提供される。
AIBの新版は仕事にある。破片の同盟、企業の借款団は、最近AIB版2.0草案の指定を解放した。AIB 2.0はAIB 1.0より以上6時間が端の帯域幅密度ある。
ほとんどの会社のため、それがchipletそっくりの建築を開発する主要な挑戦であるけれども。異なった売り手からの相互運用可能な、テストされたchipletsを得る機能は今でも立証されていないモデルである。
ここに解決がある。例えば、青いチータのアナログの設計はAIBのための発電機を発達させている。発電機はさまざまなプロセスを渡るサイン・オフ準備ができたAIBの注文のブロックを可能にする。「押しボタン式の速度の注文のブロックの作成によって、青いチータの発電機はタイムに市場を減らし、テープ準備ができたIPを作り出すために必要な工学技術の成果」Krishna Settaluri、青いチータのCEOを言った。
それはすべての問題を解決しない。一つには、chipletsは知られていたよいダイスを要求する。1つ以上のダイスが積み重ねで不良なら、全パッケージは失敗するかもしれない。従って売り手はよいプロセス制御の健全な製造の作戦を要求する。
「高度の包装プロセスがより小さい特徴とますます複雑化するようになったので、有効なプロセス制御のための必要性は育ち続ける」ティムSkunesをCyberOpticsのR & Dの副大統領言った。「失敗の費用高く与えられるこれらのプロセスを使用する高い知られていたよい死ぬ」。は
より多くのchiplets
高度のパッケージのために、売り手はある結合の機構を使用する。パッケージでは、ダイスは銅のmicrobumpsおよび柱を使用して積み重なり、接続される。隆起/柱は異なる装置の間の小さい、速く電気関係を提供する。
最先端のmicrobumps/柱は40μmから36μmピッチが付いている小さい構造である。隆起/柱はさまざまな装置を使用して開発される。それから、ダイスはウエファーのbonderを使用して積み重なり、結ばれる。
これのために、企業は熱圧縮の結合（TCB）を使用する。TCBのbonderはダイスを取り、別のものからのそれらに隆起を死ぬ一直線に並べる。
TCBは遅いプロセスである。プラス、隆起/柱は物理的な限界、どこかにおよそ20μmピッチに近づいている。
それはところ雑種の接着適合と呼ばれる新技術である。まだ包装、雑種の接着の積み重ねおよび結束はのためのR & Dで相互に連結する銅に銅を使用することを死ぬ。それは積み重なり、接着の既存の方法より低い電力をより多くの帯域幅に与える。
鋳物場は高度の包装のための雑種の結合を開発している。TSMCは統合された破片（SoIC）のSystemと呼ばれる技術で動作している。雑種の結合を使用して、TSMCのSoICは副10μmピッチで3Dそっくりのchipletの建築を可能にする。
最近、TSMCはSoICの道路地図を表わした。年末までに、SoICは中間2021の6μmおよびearly-2023の4.5μmに先行している9μmのとらわれのピッチと進水する。
実験室からのすてきのへの移動雑種の結合は簡単なプロセスではない。「銅の雑種の結合の主要なプロセス挑戦強い雑種のとらわれのパッドの接触を支えるために空間、ナノメーター レベルの表面のならい制御を防ぐように表面の欠陥制御を含み上および底の銅のパッドの直線を制御して死になさい」、はスティーブンHiebertをKLAの年長のマーケティング担当部長言った。
その間、他はまたchipletsを開発している。コミュニケーション工業では、例えば、OEMsはシステムの大きいイーサネット スイッチSoCsを組み込む。SoCはイーサネット スイッチから死ぬ同じ破片のSerDes成り。
「私達がより高い速度に進むと同時に、そして石版印刷がより良い幾何学に行くと同時に、アナログおよびデジタル構造は同じを量らない」、TEの結合性で業界標準のNathan Tracy、科学技術者およびマネージャーを言った。TracyはまたOIFの大統領である。
「スイッチを死んでもらえばデジタル部分がある。それから、SerDesの破片に入力/出力を提供するserializer/並直列交換回路がある。それはアナログの構造である。それはよく量らない」とTracyは言った。
システムがより速いデータ転送速度の方に動くと同時に、SerDesはたくさんのスペースを占める。そう時として、SerDes機能はより大きいのから死ぬより小さいダイスかchipletsに壊されて分けられて。
それから、ダイスすべてはMCMで統合されている。大きいスイッチ破片は4より小さい入力/出力のchipletsによって囲まれる中間に坐る。
それはところここに合う標準である。OIFはCEI-112G-XSRと呼ばれる技術を開発している。XSRはMCMsのchipletsそして光学エンジンを接続する。
結論
明らかに、高度の包装は増加する新しい選択の熱狂的な市場である。
それは顧客のために重要である。破片のスケーリングの単一ダイスはなくならない。しかしそれは各回転でより堅く、より高くなっている。（印LaPedusから）
